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板卡標識碼 :05Kintex70351
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多核Kintex7 FPGA加速卡

 

一、概述

基于邏輯 算市場的高速發展,公司成立FPGA硬件加速項目組。專注開發運算達到100億次每秒以上的邏輯加速算法平臺。

新一代FPGA加速卡,采用多顆FPGA為運算單元。相比以往的加速卡選用大容量的FPGA芯片,設計更高集成度的架構,具備更大的邏輯容量和更高的計算頻率,支持實時加載不同功能的邏輯算法滿足變化運算功能,靈活而全面的滿足當前 算市場的各種應用。

 

  二、主要特性

采用這種方案,主要特性如下(由于FPGA可以兼容多種型號,以XC7K325T來說明):

  • 強大的運算能力(如運行DES64算法達到約200億次每秒);
  • 運算單元FPGA管腳兼容2種不同容量(325T/410T);
  • 支持動態可重配置
  • 支持板卡程序加密;
  • 支持FPGA過溫保護功能;
  • 帶有2G bit DDR3存儲器;
  • 功耗約35W,支持PCIe插槽供電和機箱電源12V供電2種方式;
  • 符合PCIe Gen2速率規范;
  • 符合PCIe x4插槽定義,尺寸是68.9mm X 250mm;
  • 采用主動散熱片散熱。

三、服務器支持

由于板卡為半高pcie卡,支持1U以上所有服務器單卡和多卡模式。

如塔式服務器:

   

1U服務器:

 

四、加速卡結構

功能框圖

如下所示:

 

 

五、FPGA配置框圖  

方案的FPGA配置示意圖如下所示:

 

可以實現如下3個配置場景:

場景一

  • 通過菊花鏈結構,進行在線調試。通過選擇相應電阻焊接與懸空,來支持不同數量FPGA的調試。如下所示:

 

   

場景二

  • 上電配置時,FPGA_A采用BPI模式加載,其他2顆(FPGA_B和FPGA_C)通過SPI接口實現動態加載。

BPI模式配置加載如下:

 

 

 

SPI模式配置加載如下:

 

 

    場景三

  • 通過上位機和FPGA橋片通信,實現2顆運算單元的FPGA遠程功能升級。

六、數據流框圖  

方案的數據面框圖如下所示:

 

加速卡的PCIe接口采用PCIe x4的形態。FPGA_A內部有8個GTX模塊,分別要分配給上位機和FPGA_B之間通信使用。FPGA_A以PCIe Gen2速率規范和上位機通信,PCIe Gen2的速率是5Gbps,PCIe x4即可達到約20Gbps。

加速卡上有3顆FPGA,分別稱為:FPGA_A、FPGA_B、FPGA_C。FPGA_A是主控片,負責和上位機通信,匯總其他2顆FPGA的運算結果,控制其他FPGA工作狀態,將各種信息匯報給上位機等等。其他2顆FPGA純粹運行算法,2顆FPGA之間通過不同速度的IO接口相連,GTX是FPGA內部高速Serdes接口,速度是6.6Gbps;LVDS接口速度是1.2Gbps。

DDR3是一片內存顆粒,封裝兼容多種容量大小,如1Gb或2Gb。DDR3內存主要起到FPGA_A和上位機通信時緩沖池的作用,避免在運算的過程中由于頻繁通信而導致的整體性能下降。

七、時鐘分配框圖  

如下所示:

 

時鐘部分包括50MHz的晶振輸入給FPGA_A,經過內部的PLL電路產生不同種類的時鐘,如DDR3工作時鐘。其中HR2_LVDS_IBUG是FPGA_A連接其他2顆FPGA的IBUFG管腳,用來提供邏輯工作時鐘。GTX模塊是通過一個時鐘芯片扇出3路GTX_REFCLK,分別用來給3顆FPGA提供Serdes工作時鐘。

八、結構工藝設計

方案的FPGA布局示意圖如下所示:

 

方案采用PCIe x4 ADD-IN Card插槽定義,尺寸是68.9mm X 250mm。如上圖所示加速卡左側需要使用擋板將之固定在上位機上,同時,需要給每個FPGA芯片加裝帶風扇的散熱片。

  

 

九、電源熱設計

3顆FPGA占據了加速卡上絕大部分功耗,所以FPGA的供電和熱設計是整個板子的核心。

FPGA內部帶有溫度監控模塊。當芯片溫度達到所設定的閾值時,將自動停止用戶邏輯。直到溫度恢復正常后,自動重新運行用戶邏輯。這方面的配置在邏輯軟件中實現,如圖示:

 

 

同時,FPGA_B、FPGA_C可以通過GPIO中斷將溫度警報匯報給FPGA_A。可以由FPGA_A統籌安排溫度監控,邏輯運行等策略。

 

 

根據Xilinx的功耗評估軟件XPE,將FPGA資源盡可能多占用的前提下,得出1顆XC7K325T型號的FPGA如下數據(即極限值,實際使用中不會這么大):

 

 

十、基于PCIe接口的局部可重構

啟用了基于PCIe接口的局部可重構技術(Partial Reconfiguration)。即在上位機的控制下,通過PCIe接口,對FPGA內部的用戶邏輯進行動態更新、配置。這種技術在工作時主要分作2個步驟:

  • 對PCIe system link的配置初始化;如圖示:

 

 

2. 用戶邏輯的重構。

 

 

  

 

 

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